ルネサスイーストンでは、仕様受け、RTL受け、ネットリスト受け、各種インターフェースから開発を請負うことができます。

仕様設計
仕様設計
機能仕様の検討、ピン数、パッケージの選定を行います。概略仕様をご提出して頂ければ、ルネサスイーストンで仕様検討から行います。
 
RTL設計
RTL設計
ハードウェア記述言語(VHDL, Verilog-HDL)を使用し、RTL設計を行います。また、RTL機能検証を行います。
 
論理合成
論理合成
セルライブラリを使用し、回路接続情報ファイル:ネットリストを生成します。お客様からRTLをご提出して頂いた場合は、論理合成の工程からルネサスイーストンで対応します。
 
テスト回路設計
テスト回路設計
テスト回路設計は、SCAN、MBISTなどセルおよびメモリテストを行う専用テスト回路を挿入します。本工程では同時にSCANなどのテストパターンの自動生成も行います。
 
仮負荷検証
仮負荷検証
仮想遅延データを作成し、ファンアウトチェックを行ったのち、仮想遅延シミュレーションに移ります。これに加えセットアップタイム、ホールドタイム等のタイミング解析も行います。
 
レイアウト
レイアウト
ネットリストを用いてシリコン上に作られるトランジスタや配線をデザインします。この間、同時にクロックツリーを実行します。
 
実負荷検証
実負荷検証
レイアウト結果の配線データから得られる遅延データを用い、より精度の高いシミュレーション、タイミング解析を行います。
 
テーブルサインアウト
テーブルサインアウト
お客様にASIC設計仕様書の内容についてご確認いただき、承認いただいた時点でマスクデータの作成に入ります。
 
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